人工智能
描述
AI芯片也被稱為AI加速器或計(jì)算卡，AI芯片專門(mén)用于處理人工智能應(yīng)用中的大量計(jì)算任務(wù)的模塊, 其它非計(jì)算任務(wù)仍由CPU負(fù)責(zé)。
人工智能AI在各個(gè)領(lǐng)域持續(xù)深入應(yīng)用，人工智能技術(shù)與傳統(tǒng)行業(yè)不斷的融合，現(xiàn)如今，AI技術(shù)廣泛應(yīng)用與智能機(jī)器人、人臉識(shí)別、安防視頻、智慧制造、金融建模、新材料發(fā)現(xiàn)、醫(yī)學(xué)影像分析等領(lǐng)域，這意味著世界步入智能時(shí)代。
而人工智能時(shí)代的科學(xué)研究和工程實(shí)踐都極度依賴計(jì)算力的支持。AI加速卡使用AI加速計(jì)算芯片，為復(fù)雜的訓(xùn)練、推理計(jì)算提供強(qiáng)大的算力支撐。
1、AI 芯片市場(chǎng)規(guī)模
隨著嵌入式AI芯片各種智能終端設(shè)備應(yīng)用的增加，一般的處理器已經(jīng)無(wú)法滿足終端設(shè)備智能特性的需求，所以越來(lái)越多的芯片制造商側(cè)重開(kāi)發(fā)AI芯片，AI芯片初創(chuàng)公司越來(lái)越多，大量風(fēng)投正涌入AI芯片市場(chǎng)，整個(gè)AI芯片市場(chǎng)正蓬勃發(fā)展。
2 、AI 芯片分類
從廣義上講，能運(yùn)行AI算法的芯片都叫AI芯片。
目前通用的CPU、GPU、FPGA、DSP、ASIC等都能執(zhí)行AI算法，只是執(zhí)行效率差異較大。
但狹義上講一般將AI芯片定義為“專門(mén)針對(duì)AI算法做了特殊加速設(shè)計(jì)的芯片"。
3 、AI芯片應(yīng)用領(lǐng)域----云計(jì)算
◆ 成熟的機(jī)器學(xué)習(xí)模型，要想應(yīng)用在AI領(lǐng)域（如圖像識(shí)別或機(jī)器翻譯），設(shè)計(jì)過(guò)程極其復(fù)雜，一般推理計(jì)算密集度過(guò)高而無(wú)法應(yīng)用在邊緣設(shè)備上，在AI應(yīng)用領(lǐng)域采用云計(jì)算是必須的。 ◆ 數(shù)千人同時(shí)使用一個(gè)應(yīng)用程序時(shí)，云服務(wù)器功能需要足夠強(qiáng)大才能支撐復(fù)雜的運(yùn)算。FPGA擅長(zhǎng)處理低延遲和計(jì)算密集型任務(wù)，允許云服務(wù)公司修改FPGA，所以FPGA可以成為云服務(wù)器功能需求的選。很多傳統(tǒng)芯片制造商，云服務(wù)供應(yīng)商和初創(chuàng)公司正在使用FPGA解決方案。 ◆ 基于深度學(xué)習(xí)云計(jì)算的CPU + FPGA混合芯片，具備兩種處理器的優(yōu)勢(shì)，可提供計(jì)算能力，高內(nèi)存帶寬和低延遲的特性。
4 AI芯片應(yīng)用領(lǐng)域----邊緣計(jì)算
◆ 終端設(shè)備物聯(lián)網(wǎng)化，產(chǎn)生海量數(shù)據(jù)，在網(wǎng)絡(luò)邊緣，高性能處理處理數(shù)據(jù)，專用AI芯片協(xié)同學(xué)習(xí)推理，提取核心結(jié)構(gòu)化數(shù)據(jù)，篩選有效信息并傳輸?shù)皆贫?，有效降低云的網(wǎng)絡(luò)帶寬和計(jì)算負(fù)載。 ◆ 很多初創(chuàng)公司推出自家AI ASIC芯片用于無(wú)人機(jī)、機(jī)器人、VR和AR，自動(dòng)駕駛等領(lǐng)域，大芯片制造商也在處理器中增加了AI功能。 ◆ AI的發(fā)展必然會(huì)帶動(dòng)芯片市場(chǎng)的變化。推演算法開(kāi)發(fā)框架隨時(shí)都在更新變化，邊緣計(jì)算市場(chǎng)也是現(xiàn)在和將來(lái)大公司們和創(chuàng)業(yè)公司競(jìng)爭(zhēng)激烈的區(qū)域。
5 AI芯片PCIE信號(hào)完整性測(cè)試
(1) PCIE信號(hào)量測(cè)測(cè)試項(xiàng)目： ? Transmitter measurements (CEM-TX) ? TX Preset Test ? TX Signal Quality Test
? Link Equalization Testing
? Receiver measurements (CEM-RX) ? Link Equalization Response Time ? Initial Tx Equalization Time ? PLL bandwidth (CEM add-in card)
(2) PCIE 5 CEM TX 使用設(shè)備及設(shè)置：
備注：PCIE 5測(cè)試配置需要33GHz 以上的示波器
(3) PCIE 5 CEM TX 眼圖參數(shù)要求：
TX Gold Suite 測(cè)試計(jì)劃
備注：其中Ln0所有項(xiàng)目都需要測(cè)試，其他LN可以選擇性測(cè)試。
(4) PCIE5 Test 測(cè)試夾具：
(5) PCIE 5 Test 測(cè)試程序設(shè)置：
(6) PCIE 5 CEM RXTest 測(cè)試連接示意圖:
(7) PCIE 5 Debug Transmitter(發(fā)送端)、Receiver（接收端）解決方案:
6 AI芯片（加速卡）DDR接口信號(hào)完整性測(cè)試
(1) LPDDR5特點(diǎn)如下：
◆ 速率：3200~ 6400 Mbps
◆ 電壓擺幅：低至0.3V
◆ WCK時(shí)鐘 ：引入了WCK時(shí)鐘。差分時(shí)鐘CK是命令，地址的工作時(shí)鐘，而數(shù)據(jù)接口使用差分時(shí)鐘WCK， 用于寫(xiě)數(shù)據(jù)捕獲和讀數(shù)據(jù)輸出。WCK可以以CK頻率的兩倍或四倍運(yùn)行。RDQS是用于在讀操作期間選通數(shù)據(jù)的差分輸出時(shí)鐘信號(hào)。
◆ CA bus：DDR(SDR in LP4x)
◆ 鏈接ECC：支持用于讀取和寫(xiě)入操作的鏈接ECC功能以恢復(fù)數(shù)據(jù)。在寫(xiě)操作期間，RDQS（讀數(shù)據(jù)選通）信號(hào) 將用作奇偶校驗(yàn)信號(hào)。
◆ DSM ：深度睡眠模式（DSM）用于將IDD電流降低40％
◆ DFE: 當(dāng)WCK高于800 MHz時(shí)，可以啟用DQ RX反饋均衡(DFE)功能,以補(bǔ)償信道特性，提升Rx Margin
(2) LPDDR5測(cè)試項(xiàng)目：
(3) SDLA模型設(shè)置–寫(xiě)入路徑（CPU->DRAM）：
目前，用于主存的DDR SDRAM系列的芯片已經(jīng)演進(jìn)到了DDR5了，啟威測(cè)實(shí)驗(yàn)室DDR測(cè)試能力包括:DDR2、DDR3、DDR4。
Test, Debug and Validate LPDDR5 & DDR5
(4) LPDDR5和DDR5解決方案：
(5) LPDDR5和DDR5測(cè)試、調(diào)試和驗(yàn)證方案：
啟威測(cè)信號(hào)完整性實(shí)驗(yàn)室為你提供：
AI芯片（加速卡）PCIE接口信號(hào)完整測(cè)試
AI芯片（加速卡）DDR接口信號(hào)完整性測(cè)試
AI芯片（加速卡）電源完整性PI測(cè)試
